学 号：
课 程 设 计 题 目 数字通信系统课程设计—— 位同步信号提取电路功能模块的设计与建模 学 院 信息工程学院 专 业 电子信息工程 班 级 电信 姓 名 指导教师 2017 年 X 月 X 日 课程设计任务书 学生姓名：
专业班级：
电信 指导教师：
工作单位：
信息工程学院 题 目: 位同步信号提取电路功能模块的设计与建模 初始条件：
（1）MAX PLUSII、Quartus II、ISE等软件；
（2）课程设计辅导书：《通信原理课程设计指导》
（3）先修课程：数字电子技术、模拟电子技术、电子设计EDA、通信原理。
要求完成的主要任务: （包括课程设计工作量及其技术要求，以及说明书撰写等具体要求）
（1）课程设计时间：1周；
（2）课程设计题目：位同步信号提取电路功能模块的设计与建模；
（3）本课程设计统一技术要求：按照要求题目进行逻辑分析，掌握锁相法，画出实现电路原理图，设计出各模块逻辑功能，编写VHDL语言程序，上机调试、仿真，记录实验结果波形，对实验结果进行分析；
（4）课程设计说明书按学校“课程设计工作规范”中的“统一书写格式”撰写，并标明参考文献至少5篇；
（5）写出本次课程设计的心得体会（至少500字）。
时间安排：第19周 参考文献：
江国强.EDA技术与应用. 北京：电子工业出版社，2010 John G. Proakis.Digital Communications. 北京：电子工业出版社，2011 指导教师签名：
年 月 日 系主任（或责任教师）签名：
年 月 日 目录 1 QUARTUS概述 1 1.1软件简介 1 1.2 QUARTUS性能特点 1 2 基本原理 2 2.1位同步的定义 2 2.2位同步的实现方法 2 3 位同步提取原理 4 3.1锁相环基本原理 4 3.2添扣脉冲的原理 4 3.3位同步总电路基本原理 5 4 设计流程 7 4.1微分器模块的设计 7 4.2 鉴相器模块的设计 9 4.3分频器模块的设计 11 4.4 脉冲形成与脉冲加减控制模块 13 5 位同步提取顶层设计与仿真结果分析 16 6 心得体会 18 参考文献 19 1 QUARTUS概述 1.1软件简介 Quartus II design 是最高级和复杂的，用于system-on-a-programmable-chip (SOPC)的设计环境。
Quartus II design 提供完善的 timing closure 和 LogicLock™ 基于块的设计流程。Quartus II design是唯一一个包括以timing closure 和 基于块的设计流为基本特征的programmable logic device (PLD)的软件。
Quartus II 设计软件改进了性能、提升了功能性、解决了潜在的设计延迟等，在工业领域率先提供FPGA与mask-programmed devices开发的统一工作流程。
Altera Quartus II 作为一种可编程逻辑的设计环境, 由于其强大的设计能力和直观易用的接口，越来越受到数字系统设计者的欢迎。当前官方提供下载的最新版本是v13.0。Altera Quartus II （3.0和更高版本）设计软件是业界唯一提供FPGA和固定功能HardCopy器件统一设计流程的设计工具。工程师使用同样的低价位工具对 Stratix FPGA进行功能验证和原型设计，又可以设计HardCopy Stratix器件用于批量成品。系统设计者现在能够用Quartus II软件评估HardCopy Stratix器件的性能和功耗，相应地进行最大吞吐量设计。
Altera的Quartus II可编程逻辑软件属于第四代PLD开发平台。该平台支持一个工作组环境下的设计要求，其中包括支持基于Internet的协作设计。Quartus平台与Cadence、ExemplarLogic、 MentorGraphics、Synopsys和Synplicity等EDA供应商的开发工具相兼容。改进了软件的LogicLock模块设计功能，增添 了FastFit编译选项，推进了网络编辑性能，而且提升了调试能力。
1.2 QUARTUS性能特点 （1）
支持MAX7000/MAX3000等乘积项器件 （2）
软件体积缩小，运行速度加快 （3）
LogicLock设计流程把性能提升15% （4）
采用快速适配选项缩短编译时间 （5）
新的功能减小了系统级验证 2 基本原理 2.1位同步的定义 在数字通信系统中，发送端按照一个确定的时钟逐个传送码元。在接收端须有一个准确的抽样判决时钟才能正确判决所接收到的码元，因此，在接收端需要有一个与发送端的时钟脉冲序列相一致的确定抽样判决时刻的时钟脉冲序列，在最佳判决时刻对接收到的码元进行抽样判决，我们把在接收端产生与接收码元的重复频率和相位一致的定时脉冲序列的过程称为码元同步或位同步。
2.2位同步的实现方法 实现位同步的方法可以分为插入导频法和直接法两大类。插入导频法是在基带信号频谱的零点处插入所需的位定时导频信号，直接法直接从接收到的数字信号中提取位同步信号，分为滤波法和锁相法。
目前数字通信系统广泛采用自同步法实现位同步，本次的课程设计也是用自同步法中的锁相环法来实现位同步的。采用自同步法实现位同步会遇到两个问题：(1)如果数字基带信号含有位同步信息，即信号功率谱中含有位同步离散谱，就可以直接使用锁相环来提取位同步信号，供抽样判决使用。(2)如果数字基带信号功率谱中不含有位同步离散谱，那么怎样提取位同步信号。
数字基带信号是否含有位同步信息与其码型有密切关系。但应强调的是，无论数字基带信号的码型如何，数字已调波一般不含有位同步信息，因为已调波的载波频率通常要比码元速率高得多，位同步频率分量不会落在已调波频带之内，通常都是通过判决前的基带解调信号中提取位同步信息。二进制基带信号中的位同步离散谱分量是否存在，取决于二进制基带脉冲信号的占空比。二进制基带信号中的位同步离散谱分量是否存在，取决于二进制基带矩形脉冲信号的占空比。若单极性二进制矩形脉冲信号的码元周期为T，脉冲宽度为τ，则NRZ码的τ, T，则NRZ码除直流分量外不存在离散谱分量，即没有位同步离散谱分量1/T;RZ码的τ满足0<τ<T，且τ通常占空比为50,，此时的RZ码含有n为奇数的n/ T离散谱分量，无n为偶数的离散谱分量，这就是说，RZ码含有位同步离散谱分量。显然，为了能从解调后的基带信号中获取位同步信息，可以采取两种措施:(1)如原始数字基带码为NRZ码，若传输信道带宽允许，可将NRZ码变换为RZ码后进行解调;(2)如调制时基带码采用NRZ码，就必须在接收端对解调出的基带信号进行码变换，即将NRZ码变换成RZ码，码变换过程实质上是信号的非线性变换过程，最后再用锁相环(通常为数字锁相环)提取出位同步信号离散谱分量。将NRZ码变为RZ码的最简单的办法是对解调出的基带NRZ码进行微分、整流，即可得到归零窄脉冲码序列。
3 位同步提取原理 3.1锁相环基本原理 本次的课程设计采用自同步法中的数字锁相环法来实现位同步信号的提取，锁相环的基本原理：在接收端采用鉴相器比较接收码元和本地产生的位同 步信号的相位，如果两者相位不一致，则鉴相器输出误差信号去控制本地位同步 信号的相位，直至本地的位同步信号的相位与接收信号的相位一致为止。
目前，在数字通信系统中，常采用数字锁相法来提取位同步信号。数字锁相环是一个相位反馈控制系统，在数字锁相环中，由于误差控制信号 是离散的数字信号不是模拟信号，因而受控的输出相位的改变是离散的而不是连 续的；
此外，环路组成的部件也是全用数字电路实现的，故而这种锁相环就被称 为全数字锁相环（简称 DPLL）。
数字锁相环法提取位同步信号原理框图如图所示：
图1 数字锁相法位同步提取原理框图 3.2添扣脉冲的原理 脉冲加减控制器是根据鉴相器输出的加减脉冲控制信号来增加或扣除由脉冲形成器送入的两路时钟脉冲，由此来调整输出的同步时钟的相位，当分频器输出的位同步脉冲超前于接受码元的相位时，相位比较器发出一个超前脉冲，加到扣除门（常开）的禁止端，扣除一个n路脉冲，这样分频器的输出脉冲的相位就退后1/n个周期，当分频器输出的位同步脉冲滞后于接受码元的相位时，相位比较器发出一个滞后脉冲，加到常闭门，使分频器的输出端添加一个脉冲，这样输出脉冲的相位就提前1/n个周期，经过这样的反复调节，即实现了位同步。添扣原理图如下图所示：
图2 添扣原理图 3.3位同步总电路基本原理 对于等概的二进制不归零码元序列，其中没有离散的码元速率频谱分量，不能直接从接收信号中得到码元同步信息。如果对接收信号进行某种非线性变换，就能够使频谱中产生离散的码元速率分量，从而提取出码元定时信息。所以最后总的设计原理图需要在数字锁相环法位同步提取电路的基础上增加一个码型变换模块，即微分器，可以将不归零码变成归零码，从而可以实现后面位同步的提取。位同步总电路图如下图所示：
图3 位同步提取信号电路模型 整个系统构成包括四个部分，即微分与鉴相电路、超前与滞后控制电路、双相高频时钟源及分频电路。微分电路模块是将非归零码转换成归零码，以利于定时信息的提取。
各个模块的作用：
（1）微分电路模块是将非归零码转换成归零码，以利于定时信息的提取。
（2）
双相高频时钟源将本地高频时钟信号变换成两路相位相反的时钟信 号，分别送给控制电路中的常开门和常闭门。
（3）常开门和常闭门的输出经或门送给分频器，输出所提取的低频时钟信号。
（4）鉴相器包括数字微分器和两个与门。本地时钟信号和接收码元通过与门进行相位比较，从超前门输出本地相位超前的信号，从滞后门输出本地相位滞后的信号。超前与滞后信号分别送给常开门和常闭门。
（5）
控制调节器的作用是根据鉴相器输出的误差指示脉冲，在信号D与信号X没有达到同频与同相时调节信号D的相位. 4 设计流程 4.1微分器模块的设计 每当输入码元电平翻转时就产生一个脉冲，这些脉冲反映了发端时钟的相位信息，以此信息为参考基准经锁相后获得同步时钟。即使不归零码变成归零码，使其离散谱中含有定时信息。
用 VHDL 实现过零提取的方法是：把输入的二进制码元经过延迟后与未经延迟的二进制码元相异或即可。数字电路中的延迟可由级连的 D 触发器来实现，改变级连的个数就可以改变延迟的时间。
微分器模块代码：
library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity weifen is Port ( CODEIN : in STD_LOGIC; CLKIN : in STD_LOGIC; CODEOUT : out STD_LOGIC); end weifen; architecture a of weifen is signal r,s,qr,qs,d1,d2,q2,d3,d4,q4,cp:std_logic; begin k1:process(CLKIN) begin if(CLKIN＇ event and CLKIN=＇1＇)then d1<=CODEIN; d2<=d1; q2<=d2; d3<=qr; d4<=d3; q4<=d4; end if; r<=(not d2) and (not q2); s<=d2 and q2; qr<=r nor qs; qs<=s nor qr; cp<=d4 and (not q4); CODEOUT<=CP; end process; end; 微分器模块原型为：
图4 微分器模块电路 整个微分器由异或门、与门和由 D 触发器构成的移位寄存器组成。其功能是实现由非归零码向归零码转换，相当于对非归零码进行微分。
本次课程设计的微分器是由10个D触发器级联而成的，其内部原理图如下图所示：
图5 微分器内部原理图 微分器硬件波形：
图6 微分器仿真波形 4.2 鉴相器模块的设计 鉴相器对输出的位同步信号的相位与码元经过零提取后的信号进行比较，判断时钟是超前还是滞后，如果相位滞后则发出一个加脉冲信号，使同步时钟相位向前调整，反之则发出一个减脉冲信号，使同步时钟相位向后调整，最终达到时钟同步。达到同步的时候既有加脉冲信号也有减脉冲信号，其效果就相当于此时的相位不做调整。可见此时的相位调整处于动态平衡中。
鉴相器用VHDL 语言编写可以通过简单的与、非运算和D触发器就可实现鉴相器的功能。鉴相器模块的构成原理图如下图所示：
图7 鉴相器模块电路构成 鉴相器模块中的D触发器代码如下：
library ieee; use ieee.std_logic_1164.all; entity dff is port ( d, clk: in std_logic; q: out std_logic); end dff; architecture ache of dff is begin p1: process (clk) begin if (clk＇event and clk =＇1＇) then q <= d; end if; end process; end ache; D触发器模型：
图8 D触发器模型 D触发器硬件仿真波形：
图9 D触发器硬件仿真波形 4.3分频器模块的设计 分频器模块需要输出位同步脉冲来和接受码元相位进行比较，从而进行添扣脉冲，分频器的分频系数与提取的时钟频率及本地高频晶振频率有关。分频器属于 VHDL 设计中的最基本内容，其原理就不多加赘述。
分频器的建模符号为：
图10 分频器的建模符号 分频器的代码如下：
library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; entity counter66 is port(clk:in std_logic; qou:out std_logic); end counter66; architecture behave of counter66 is signal countq_temp:integer range 0 to 14; signal countq:std_logic; Begin Process(clk) Begin If clk＇event and clk=＇1＇ then If countq_temp<14 then Countq_temp<=countq_temp+1; Else countq_temp<=0; countq <= not countq; end if; end if; end process; qou<=countq; end behave; 分频器的硬件仿真波形：
图11 分频器的硬件仿真波形 4.4 脉冲形成与脉冲加减控制模块 本地高频脉冲输入，需要形成两路反相的脉冲信号，并送入脉冲加减控制模块。脉冲形成部分的功能是由输入的频率为2Nf 的本地时钟产生两路相位差为 180 度且频率都是Nf 的时钟信号，两路时钟脉冲信号的高电平是错开的，这样就方便脉冲加减控制器脉冲进行增加或扣除。在 VHDL 语言中实现时可以设两个信号变量，分别以本地时钟的上升沿和下降沿为触发信号对本地时钟进行二分频，然后将两个二分频信号变量进行简单的与、非运算就可以实现。主要代码如下：
process(clk) begin if clk＇event and clk=＇1＇ then Click1<=not click1; end if; end process; process(clk) begin if clk＇event and clk=＇0＇ then Click2<=not click2; end if; end process; out1<=click1 and click2; out2<=(not click1) and (not click2); 脉冲形成模块电路图如下图所示：
图12 脉冲形成模块 脉冲加减控制器是根据鉴相器输出的加减脉冲控制信号来增加或扣除由脉冲形成器送入的两路时钟脉冲，由此来调整输出的同步时钟的相位。用 VHDL 语言实现该功能十分方便，如果要扣出脉冲只需把其中一路信号的脉冲在相应位置与‘0’做‘与’运算，如果要增加脉冲则把另外一路时钟与第一路时钟在相应位置做或运算即可实现，代码如下：
process(clk1) begin addtemp<=inc and clk1; end process; process(clk2) begin dectemp<=(not dec) and clk2; end process; dout<=addtemp or dectemp; 脉冲加减控制模块即是添门和抠门，电路图如下图所示：
图13 脉冲加减控制模块 5 位同步提取顶层设计与仿真结果分析 码元信号从微分器模块输入，经微分，由NRZ码转为RZ码，然后经过鉴相模块判断超前或滞后，再根据超前滞后的情况进入脉冲控制加减模块，进行附加或者扣除码元数，经过多次调节，即可实现位同步，最后输出，即可实现位同步信号的提取。
本位同步提取方案顶层设计如图14所示，各个功能模块均采用 VHDL 语言编程实现，在 Quartus II 上仿真通过. 图14 位同步提取顶层设计 综合仿真结果：
图15 顶层文件仿真图 仿真结果分析：
位同步提取相位锁定的全过程仿真波形如图15所示，刚开始时输出的同步时钟超前，鉴相器输出减脉冲控制信号，使同步输出时钟的相位向后逐渐调整，最后达到相位锁定，即达到了时钟同步。从波形图可以发现：当相位锁定时，鉴相器输出了加脉冲控制信号后也输出了减脉冲控制信号，由此可见，相位锁定时相位的调整是处于一个动态平衡之中。显然，增加／减少的脉冲个数与相位差成正比，相位调整的精度与相位比较器的精度有关。
6 心得体会 经历了一个星期的课程设计，终于完成了数字通信系统课程设计的编程和报告。本次通信原理课程设计主要任务是完成位同步提取电路的设计与建模，对我来说本次设计还是很有挑战性的，因为自己对 Quartus II这一个软件的使用方法了解很少，但正是这种有挑战性的课设要求才能提高自己的能力， 本次课程设计是通过VHDL和实现的位同步电路。从位同步信号的提取入手，采用了数字锁相环这种最常用的方法，在quartus仿真软件平台仿真等，通过询问老师以及和同学的交流并利用了大量的书籍和网站资源完成了此次在通信系统中位同步提取电路的建模与设计。 在这次的设计环节中我也看到了自己在新知识的学习，新方法的探索方面有明显的不足。开始时，我对知识大部分只停留在理论上，还不够深入透彻，不能够灵活应用融会贯通。所以在设计过程中往往会被一些问题卡住，在一个地方就耗费了一段时间后还是没能达到目的，最后还是通过查找参考资料、请教老师和同学交流、利用互联网等各种方式试着克服在设计过程中遇到的困难。随着开发设计的深入，我也逐渐掌握了一部分设计技巧，了解了一些关于设计方面的规律，一些困难也就迎刃而解了。 总之，这也是我一次有意义的学习、提高的过程。通过这次课程设计，我不但初步掌握了quartus开发工具，在排版的时候还大大提高了自己使用Word软件的水平，也让我看到了自己知识结构、知识储备、学习和应用能力上的不足。在编程的过程中，同学们共同探讨，并从中体会到了Quartus II的强大功能，以后我还得深入学习Quartus II,并在以后的专业学习中去很好地应用它；
更让我体会到成功的喜悦和快乐。
参考文献 [1] 王虹.通信系统原理.武汉.国防工业出版社.2013 [2] 江国强.EDA技术与应用. 北京：电子工业出版社，2010 [3] 段吉海.数字通信系统建模与设计.北京：电子工业出版社，2004 [4]高西全，丁玉美.数字信号处理（第三版）学习指导，西安科技大学出版社，2001. [5] John G. Proakis.Digital Communications. 北京：电子工业出版社，2011. 本科生课程设计成绩评定表 姓 名 性 别 专业、班级 电信1406班 课程设计题目：位同步信号提取电路功能模块的设计与建模 课程设计答辩或质疑记录：
成绩评定依据：
最终评定成绩（以优、良、中、及格、不及格评定）
指导教师签字：
年 月 日